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Synopsys Design Compiler

Synopsys Design Compiler

Logiciel de synthèse logique ASIC pour la compilation de Verilog, VHDL et System Verilog dans un masque GDSII pour la fabrication de circuits intégrés.
Synopsys propose Design Compiler 2010 qui offre une double accélération du flux de synthèse et d'implémentation physique.Les concepteurs RTL peuvent effectuer des explorations de plan d'étage pour identifier et résoudre rapidement les problèmes de plan d'étage.

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Alternatives à Synopsys Design Compiler pour Linux avec licence gratuite

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Front-end de synthèse FPGA générique pour FPGA tels que Xilinx et Altera.